Tag
TSMC、5.5倍レチクルサイズでCoWoS-Lの歩留まり98%を達成、2029年には14倍が登場
TSMCは、AI製品向けに5.5倍レチクルサイズのCoWoS-Lパッケージング技術で98-99%の歩留まりを達成した。この先進技術は、AIアクセラレーターの需要増に対応するため、複数のダイとHBMスタックを単一基板に統合する。2029年までに14倍レチクルサイズへの拡張を計画しており、熱歪みや材料供給の課題にもかかわらず、先進パッケージングにおける継続的なイノベーションを示唆している。
TSMC、2nmプロセスと先端パッケージングの進捗を強調
TSMCは2026年台湾テクノロジーシンポジウムで、2nmプロセス技術（A13、A12、N2U）とCoWoS先端パッケージングソリューションの進捗を発表しました。過去最大のCoWoSパッケージの量産を開始し、5.5リチクルサイズ技術で98%超の歩留まりを達成。
CoWoSの供給ギャップ縮小、TSMCはABF基板が次世代先端パッケージングのボトルネックになると警告
TSMCの先進パッケージング担当副社長He Junは、CoWoSの生産能力が過去3年間で倍増し、市場の需要に「非常に近い」状態になったと発表しました。しかし、サプライチェーンのボトルネックはメモリからABF基板へと移行しており、これは今後数年間でAIチップの拡張における2番目に重要な制約となる可能性があります。5.5倍レティクルサイズのCoWoSは現在、98%以上の歩留まりで大量生産されており、TSMCは2029年までに14倍レティクルサイズへの移行を計画しています。この進展は、AIチップの性能向上と集積度向上に対する継続的な需要を反映しています。
CoWoS Packaging Explained: CoWoS-S vs. CoWoS-R vs. CoWoS-L, HBM, 製造, AI Chips
CoWoS（Chip-on-Wafer-on-Substrate）は、AIアクセラレータやHPCプロセッサ向けに、複数のロジックダイと高帯域幅メモリ（HBM）を同一パッケージ内に高密度に配置する先進的な2.5Dパッケージング技術です。シリコンインターポーザー（CoWoS-S）、RDLインターポーザー（CoWoS-R）、または両者の組み合わせ（CoWoS-L）を使用して、ダイ間の短く高密度な電気的接続を実現します。これにより、従来のパッケージングに比べてメモリ帯域幅とダイ間通信速度が大幅に向上しますが、製造の複雑さが増すというトレードオフも存在します。
TSMC、CoWoS完売の2027年を見据えCoPoSパネルパッケージングを試験導入
TSMCは、2027年まで完売しているCoWoSパッケージングの代替として、次世代技術であるCoPoSの試験運用を開始しました。CoPoSは、AIチップの需要増に対応するため、従来のウェハーではなく、より大きな長方形パネルを使用し、効率的なチップ配置を可能にします。これにより、IntelのEMIBプラットフォームに対抗することを目指しています。CoPoSの量産は2028年後半または2029年を目標としていますが、CoWoSのバックログにより、業界はIntelのEMIBやFoverosなどの代替技術も検討しています。
TSMCのCoWoS需要が供給を上回り、Intel等への注文流出を招く
TSMCの先進パッケージング技術であるCoWoSは、AIおよびHPCチップからの需要が生産能力を上回っており、NVIDIAやAMDなどの主要顧客はIntel (EMIB)などの競合他社に代替ソリューションを求めています。この先進パッケージングのボトルネックが、ハイエンドAIアクセラレータの供給を制限しています。TSMCはCoWoSの能力を拡大していますが、需要と供給のギャップは継続すると予想され、競合技術やメーカーに機会をもたらしています。先進パッケージング能力の確保は、AIチップサプライチェーンにおいて重要な要素となっています。